ТЕМПЕРАТУРНО-АДАПТИВНЕ КЕРУВАННЯ ЗАТРИМКАМИ ПАМ’ЯТІ DDR У СУЧАСНИХ ОБЧИСЛЮВАЛЬНИХ СИСТЕМАХ
DOI:
https://doi.org/10.17721/2519-481X/2026/90-03Ключові слова:
оперативна пам'ять, динамічна пам'ять, DDR4, DDR5, затримки пам'яті, таймінги, температурно-адаптивне керування, струми витоку, інтервал оновлення, tREFI, продуктивність обчислювальних системАнотація
Для керування сучасними електронними обчислювальними пристроями та серверними комплексами ключовим критерієм є забезпечення максимальної пропускної здатності підсистеми оперативної пам'яті за мінімально можливих рівнів затримок. Сучасна оперативна динамічна пам'ять стандартів DDR4 та DDR5 функціонує на надвисоких тактових частотах, що неминуче призводить до інтенсивного тепловиділення всередині напівпровідникових чипів під тривалим робочим навантаженням. Підвищення температури кремнієвих кристалів експоненційно прискорює диференційні струми витоку в конденсаторах мікроскопічних комірок пам'яті DRAM. Це явище вимагає значного скорочення інтервалів між циклами примусової регенерації (Refresh) і, як наслідок, призводить до суттєвого падіння загальної продуктивності та пропускної здатності обчислювальної підсистеми. У даній оглядово-дослідній статті детально розглядається проблематика виникнення температурного тротлінгу в сучасних високих профілях пам'яті та пропонується комплексна концепція динамічного температурно-адаптивного керування ключовими затримками (таймінгами) та інтервалами оновлення. Суть запропонованого підходу полягає у розробці та теоретичному обґрунтуванні програмно-апаратного механізму, який у реальному часі на основі телеметрії вбудованих термодатчиків SPD динамічно коригує значення основних (tCL, tRCD, tRP, tRAS) і другорядних таймінгів, а також параметрів tREFI та tRFC. Практичне впровадження такого адаптивного комплексу дозволяє гнучко знижувати затримки на 5–12 % у нормальних температурних діапазонах (до 50°C) і одночасно гарантувати абсолютну відмовостійкість та стабільність системи при екстремальних термічних навантаженнях, оптимізуючи швидкодію комп'ютерних систем без ризику втрати чи спотворення даних.
Посилання
1. JEDEC Standard No. 79-5A. (2021), "DDR5 SDRAM", JEDEC Solid State Technology Association.
2. JEDEC Standard No. 79-4B (2017), "DDR4 SDRAM Specification", JEDEC Solid State Technology Association, 282 p.
3. Mutlu, O. (2013), "Memory Scaling: A Systems Architecture Perspective", Proceedings of the 5th International Memory Workshop (IMW), Taipei, Taiwan, pp. 21–25.
4. Lee, K. and Wong, D. (2019), "Thermal-aware DRAM latency management for multi-core processing units", IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 38, no. 4, pp. 612–625.
5. Hennessy J. L., Patterson D. A. Computer Architecture: A Quantitative Approach. 6th ed. Cambridge : Morgan Kaufmann, 2017. 936 с.
6. Lin X., Wang Y. Temperature-Aware Dynamic Memory Management. IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2010. Vol. 18, No. 10. pp. 1456–1467.
7. Mukundan J., Martinez J. F. MORPH: Flexible and Efficient Main Memory Scheduling. IEEE Computer Architecture Letters. 2012. Vol. 11, No. 2. pp. 33–36.
8. Deshpande A. et al. A Survey of DRAM Architectures and Performance Evaluation. ACM Computing Surveys. 2023. Vol. 55, No. 12. pp. 1–38.
Завантаження
Опубліковано
Номер
Розділ
Ліцензія
Ця робота ліцензується відповідно до ліцензії Creative Commons Attribution 4.0 International License.
